{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 hchongatustc 的问题《verilog 非阻塞赋值的综合》','https://www.xiaopingtou.net/q-49726.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
刚学verilog，试了一下非阻塞赋值，代码如下， 很简单
module test(clk,in,out);
input clk;
input in;
output reg out;
always @(posedge clk)
out <= in;
endmodule
时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗
testbench就不贴出来了，直接看仿真波形
谁解释一下，我看综合后RTL实际上是一个D触发器，结果怎么会是这样，菜鸟求教
module test(clk,in,out);
input clk;
input in;
output reg out;
always @(posedge clk)
out <= in;
endmodule
时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗
testbench就不贴出来了，直接看仿真波形
谁解释一下，我看综合后RTL实际上是一个D触发器，结果怎么会是这样，菜鸟求教
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