FPGA

planahead中ip核生成时的warning如何去掉

2019-07-16 02:04发布

站内问答 / FPGA
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我在planahead中产生ip核时总会有个warning去不掉
如下
[sim 0] Verilog simulation file type 'Behavioral' is not valid for this core. Overriding with simulation file type 'Structural'.



这是咋回事？
急求解决
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1条回答
weibyboy0
1楼-- · 2019-07-16 03:39
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