利用分频器和24进制、60进制编码器制作时钟(VHDL编程)

2019-07-16 02:10发布

求各位大神帮忙、
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3条回答
jio617
1楼-- · 2019-07-16 07:25
楼主 这个不是很难的 可以 试着写一下...
799328197
2楼-- · 2019-07-16 09:46
jio617 发表于 2012-7-24 16:44
楼主 这个不是很难的 可以 试着写一下...

才开始学的,求给点思路、谢谢
jio617
3楼-- · 2019-07-16 12:11
799328197 发表于 2012-7-24 16:48
才开始学的,求给点思路、谢谢

分成几个模块进行编写,时钟模块模块 60进制模块  24进制模块 ,这样会比较简单一点。

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