FPGA

想实现先进后出的操作 但是感觉有问题

2019-07-16 02:12发布

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这是我写的代码  编译通过可 但是用RTL viewer看电路图 觉得很畸形 希望有人能帮我看看 或者给出例程
先谢谢了
module stack
#(
parameter N = 8, //number of bits in a word
   W = 2 //number of address bits
)
(
input wire clk,reset,
input wire [N-1:0] d_in,
output reg [N-1:0] d_out
);

//conttrol signal declaration
reg [N-1:0] stack_reg [2**W-1:0];
wire ptr_bottom,ptr_top;
reg ptr_now;
wire push,pop;

//
assign ptr_bottom = stack_reg[2**W-1];
assign ptr_top = stack_reg[0];

//body
//register file push operation
always @(posedge clk)
if(!reset)
ptr_now <= ptr_bottom;
else if(push & (ptr_now < ptr_top))
stack_reg[ptr_now + 1] <= d_in;
else if(pop & (ptr_now > ptr_bottom))
d_out <= stack_reg[ptr_now];

endmodule


QQ截图20120703230034.png
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1条回答
彦小北
1楼-- · 2019-07-16 03:06
询问以前的专业课老师 老实说是指针有问题，指针应该指向寄存器的地址 所以经过改正以后问题解决了

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