关于alwaysyu语句的问题

2019-07-16 02:13发布

module div50m(clk,co);
input clk;
output co;
reg co;
reg[32:0]q;
always@(posedge clk)
begin
if(q==50000000-1)
   begin
   q<=0;
   co<=1;
   end
else
   begin
   q<=q+1;
   co<=0;
   end
end
endmodule
是个很简单的程序，其中always@(posedge clk)程序，input clk并没有对clk赋初值 ,，这个程序为什么会有仿真波形图啊？还有就是什么时候用reg wire型数据啊？

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