大家好：
我是新手，有很多概念还不理解，可能表达的不清楚，请大家原谅。
我在看别人的例程是，看见在原理图模式下，元器件中能看到其他用verilog编译的模块。可以直接以原理图的模式输入。我也想这样做。自己写了一个verilog的模块。这个模块怎么调用啊。我的工程在原理图输入时看不到啊。
我是新手，有很多概念还不理解，可能表达的不清楚，请大家原谅。
我在看别人的例程是，看见在原理图模式下，元器件中能看到其他用verilog编译的模块。可以直接以原理图的模式输入。我也想这样做。自己写了一个verilog的模块。这个模块怎么调用啊。我的工程在原理图输入时看不到啊。
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