求助啊，关于FPGA仿真

2019-07-16 02:14发布

本帖最后由 liangdyc 于 2012-6-3 21:20 编辑

小弟我刚自学FPGA，用Quartus II9.0.这几天总是在仿真的时候出现这种情况，所以来请教下大家,代码是用verilog编写的，例如如下：
module alu1(out,a,b);
output out;
input a,b;
assign out=a|b;
endmodule
很简单的一个。
可是仿真出来，out的值一直是XXXXXXX。其他的例子也是很多都是输出的仿真都是XXXXXXX，还请大家告诉原因。谢谢了

不好意思了，刚刚自己刚解决了呵呵。

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