有关基于FPGA的多路计时·求好心人

2019-07-16 02:15发布

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如果想实现3路计时的设计应该怎样设计··· ？如果在FPGA内部计时1ms到30ms 或者 1ms到2s 外围晶振应该怎样选取··· 希望知道的大哥们能指点我下·· 毕业设计头疼啊

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5条回答

1楼-- · 2019-07-16 02:36

没人吗？顶一下

2楼-- · 2019-07-16 04:52

{:16:}

3楼-- · 2019-07-16 10:28

我只知道外围晶振一般都用50M的，至于计时电路，可以用分频计数其来实现。

4楼-- · 2019-07-16 11:21

zhang-yuan-feng 发表于 2012-5-27 23:34
我只知道外围晶振一般都用50M的，至于计时电路，可以用分频计数其来实现。 ...

谢谢

5楼-- · 2019-07-16 15:58

精彩回答 2 元偷偷看……