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FPGA
verilog出错了,求指导
2019-07-16 02:18
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FPGA
7475
8
1443
做了一个计数器结果数码管显示的实验,结果数码管全部显示一样的数字。
仿真
结果也不对,有1000个warning,都是Warning: Found clock high
ti
me violation at 2.8 ns on register "|dynamic_sweep_top|bcd_4bit:u1|cnt10:u1|dout[1]",查了半天也没查出来哪儿有问题。
我会陆续把程序发上来的
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8条回答
koma
1楼-- · 2019-07-16 05:06
精彩回答 2 元偷偷看……
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koma
2楼-- · 2019-07-16 05:37
module dynamic_sweep(clk,data_in,count,seg);
input clk;
input [15:0] data_in;//显示数据输入
output [7:0]seg;
output [1:0]count;
reg [7:0]seg;
reg [1:0]count;
reg [3:0]seg_mid;
always @(posedge clk)
begin
count<=count+2'b01;
end
always @(count,data_in) //位线及显示内容选择
begin
case(count[1:0])
2'b00:seg_mid<=data_in[3:0];
2'b01:seg_mid<=data_in[7:4];
2'b10:seg_mid<=data_in[11:8];
2'b11:seg_mid<=data_in[15:12];
default:seg_mid<=7;
endcase
end
always @(seg_mid) //字符译码
begin
case(seg_mid)
4'b0000:seg<=8'b00111111;
4'b0001:seg<=8'b00000110;
4'b0010:seg<=8'b01011011;
4'b0011:seg<=8'b01001111;
4'b0100:seg<=8'b01100110;
4'b0101:seg<=8'b01101101;
4'b0110:seg<=8'b01111100;
4'b0111:seg<=8'b00000111;
4'b1000:seg<=8'b01111111;
4'b1001:seg<=8'b01100111;
default:seg<=8'b00111111;
endcase
end
endmodule
复制代码
这是动态扫描模块,应该也是没问题i的
加载中...
koma
3楼-- · 2019-07-16 07:04
`include "bcd_4bit.v"
`include "dynamic_sweep.v"
module dynamic_sweep_top(f_in,rst,ena,clk,f_out,count,seg);
input f_in,rst,ena,clk;
output [7:0] seg;
output f_out;
output [1:0] count;
wire [15:0] mid;
bcd_4bit u1(f_in,rst,ena,mid,f_out);
dynamic_sweep u2(.clk(clk),.data_in(mid),.count(count),.seg(seg));
endmodule
复制代码
最后是顶层文件。
仿真后count的高位一直是0,低位正常,出现警告的,上面已经写了。仿真波形也有
加载中...
koma
4楼-- · 2019-07-16 09:37
这个是波形的截图
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koma
5楼-- · 2019-07-16 11:51
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jio617
6楼-- · 2019-07-16 14:58
精彩回答 2 元偷偷看……
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- module dynamic_sweep(clk,data_in,count,seg);
- input clk;
- input [15:0] data_in;//显示数据输入
- output [7:0]seg;
- output [1:0]count;
- reg [7:0]seg;
- reg [1:0]count;
- reg [3:0]seg_mid;
- always @(posedge clk)
- begin
- count<=count+2'b01;
- end
- always @(count,data_in) //位线及显示内容选择
- begin
- case(count[1:0])
- 2'b00:seg_mid<=data_in[3:0];
- 2'b01:seg_mid<=data_in[7:4];
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-
- default:seg_mid<=7;
- endcase
- end
- always @(seg_mid) //字符译码
- begin
- case(seg_mid)
- 4'b0000:seg<=8'b00111111;
- 4'b0001:seg<=8'b00000110;
- 4'b0010:seg<=8'b01011011;
- 4'b0011:seg<=8'b01001111;
- 4'b0100:seg<=8'b01100110;
- 4'b0101:seg<=8'b01101101;
- 4'b0110:seg<=8'b01111100;
- 4'b0111:seg<=8'b00000111;
- 4'b1000:seg<=8'b01111111;
- 4'b1001:seg<=8'b01100111;
- default:seg<=8'b00111111;
- endcase
- end
- endmodule
复制代码这是动态扫描模块,应该也是没问题i的- `include "bcd_4bit.v"
- `include "dynamic_sweep.v"
- module dynamic_sweep_top(f_in,rst,ena,clk,f_out,count,seg);
- input f_in,rst,ena,clk;
- output [7:0] seg;
- output f_out;
- output [1:0] count;
- wire [15:0] mid;
- bcd_4bit u1(f_in,rst,ena,mid,f_out);
- dynamic_sweep u2(.clk(clk),.data_in(mid),.count(count),.seg(seg));
- endmodule
复制代码最后是顶层文件。仿真后count的高位一直是0,低位正常,出现警告的,上面已经写了。仿真波形也有
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