FPGA

关于VERILOG中的调用语句的疑问

2019-07-16 02:18发布

站内问答 / FPGA
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CLK   CLK_Instance（.CLKA(EX_CLK),.CLOCK()）
像这样的语句是要调用呢还是测试模块功能？
看起来是要把EX_CLK 这个信号给CLKA,并且不给CLOCK信号，是这样吗，能具体的分析一下吗？
谢谢
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1条回答
永远之火
1楼-- · 2019-07-16 06:41
MCU  MCU_Instance（SYS_CLOCK，rst_n）
这样的语句代表什么，和上面的有什么区别？
谢谢

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