FPGA

请教在fpga中应该怎样加约束？

2019-07-16 02:20发布

站内问答 / FPGA
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DCMl输出: clkfx = 100MHz和clkfx_180=100MHz不过相位差180度.
FPGA输出到DAC中,DAC需要FPGA提供data[11:0]和写入时钟. 我用clkfx作为系统时钟,即data[11:0]的时钟是clkfx, 用clkfx_180作为DAC的时钟.
请教应该怎样加约束.
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4条回答
wangka
1楼-- · 2019-07-16 05:29
只需要对DCM时钟输入进行约束。
不需要其产生的时钟进行约束
oliu
2楼-- · 2019-07-16 10:44
FPGA输出到DAC data[11:0]和写入时钟. 请教应该怎样施加"写入时钟的偏移约束".
凌乱在风中
3楼-- · 2019-07-16 15:06
对输入DCM的时钟做周期约束这是必需的。其他的没有什么要做了，在DAC的输入端，如果DAC使用的是同沿采样的话，DAC输入时钟（clk_180）与数据错开了180度的相位差，即时钟采样沿的各有约5ns，应该可以保证DAC的建立时间与保持时间。（PCB的数据线与时钟线应尽量等长不能差的太多）
小芳
4楼-- · 2019-07-16 20:31
PCB的走线延时很短的，最常见的板子材料，1000mil约180ps的时间。时钟是100M，周期10ns，时钟前后有约5ns的时间，如果PCB走线不是特别变态的那种，是没有问题的。

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