FPGA

16位计数器仿真没结果，求助？

2019-07-16 02:22发布

站内问答 / FPGA
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想写个16位计数器，仿真没结果，是不是哪里逻辑错了


  2. module counter_16(input clk,input clr ,output reg[15:0] outda
  3.     );
  4.     reg[7:0] count;
  5.   always@(posedge clk)
  6.     begin
  7.    if(clr) outda<=4'h0;
  8.    else
  9.     begin
  10.       if(count<100) count<=count+1;
  11.       else
  12.         if(count>=100)begin
  13.      outda<=outda+1;
  14.    
  15.    count<=0;
  16.    end
  17. end
  18.          
  19. end
  20. endmodule
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5条回答
wangka
1楼-- · 2019-07-16 07:07
你的count没清零
dofan
2楼-- · 2019-07-16 08:35
有啊  我在count计数超过一百时清的零
wangka
3楼-- · 2019-07-16 11:19
CLR的时候也清零。给一个初始值
wangka
4楼-- · 2019-07-16 14:48
 精彩回答 2  元偷偷看……
dofan
5楼-- · 2019-07-16 19:15
这样啊 可以了 楼主高人 大师

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