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一、填空题（共28分）现代EDA技术的主要特点是                     、                     、                     。采用硬件描述语言（HDL）进行数字电路与系统设计，主要有                      、                      、                     、                           等突出优点。从结构上分，大规模可编程逻辑器件包括阵列型的CPLD和单元型的FPGA两大类。前者的特点主要是                                                     ；后者的特点则主要是                                                     。使用EDA工具（如Quartus II）和硬件描述语言(如Verilog HDL)设计可编程逻辑器件的基本流程，包括          、          、          、          等步骤。设计校验过程中的仿真，分为           、          两种，前者不考虑信号的延时，主要检验                          ；后者则会考虑信号的延时，因而能够更逼真地模拟器件实际工作时的情况。Verilog HDL设计的抽象层次共有           、            、             、          等5级。在进行结构描述时，既可直接调用Verilog HDL内置的基本元件，又可利用UDP即                    。Verilog HDL中的变量属于下列两种类型之一：           和          ；若对某个信号的数据类型未加定义，则综合器将默认其类型是前者！Verilog HDL的语句可分为          语句和         语句两大类，前者只是后者的子集。Verilog HDL中有         和过程赋值两种赋值语句，而过程赋值又有        和        两种方式：前者属于       执行的操作，仅在整个过程块结束时才完成赋值；后者则属于顺序执行的操作，在该语句结束时即完成赋值。
二、分析题（36分）        1、分析下列的Verilog HDL模块，画出对应的逻辑图或写出逻辑表达式（组），并概括地说明其逻辑功能。module exe1(out, d3, d2,d1,d0, s1,s0);output out3, out2, out1, out0;input d3, d2,d1,d0, s1,s0;not (not_s1,s1), (not_s0,s0);and (out0, d0, not_s1, not_s0), (out1, d1, not_s1, s0);and (out2, d2, s1, not_s0), (out3, d3, s1, s0);or (out, out0, out1, out2, out3);endmodule
        2、分析下列的Verilog HDL模块，用时序波图形或流程框图描述其行为，并概括地说明其逻辑功能。module exe2(fd_out, clk, d, clr);output fd_out;reg fd_out;input [15:0] d;input clk, clr;reg [15:0] cnt;always @(posedge clk)        begin                if (!clr) cnt <= 4'h0000;                else        begincnt <= cnt - 1;if (cnt==0) begin fd_out <= 1; cnt <= d; endelse fd_out <= 0;end        endendmodule
3、分析下列的Verilog HDL模块，写出对应的逻辑表达式（组）或真值表，并概括地说明其逻辑功能。module exe3(op_result, func_sel, op_a, op_b);output [7:0] op_result;input [2:0] func_sel;input [3:0] op_a, op_b;reg [7:0] op_result;always @ (func_sel or op_a or op_b)        begin
case (func_sel)                        3'b000:        op_result <= op_a + op_b;                        3'b001:        op_result <= op_a - op_b;                        3'b010:        op_result <= op_a * op_b;                        3'b011:        op_result <= op_a / op_b;                        3'b100:        op_result <= op_a & op_b;                        3'b101:        op_result <= op_a | op_b;                        3'b110:        op_result <= op_a ^ op_b;                        3'b111:        op_result <= op_a ~^ op_b;                endcase        endendmodule
三、设计题（每题12分，共36分）        1、某电路的门级结构原理图如图所示，请从结构、数据流、行为等3种描述方式中，选用2种不同的描述方式，编写可实现该电路功能的Verilog HDL模块。


2、请设计一个可扩展（级联）的4位数据比较器。其输入包括：3个表达较低一级数据比较结果的位信号LA_in（大于）、EQ_in（等于）、LE_in（小于），均为“1”有效；2组各4位二进制数据DT_a、DT_b。其输出包括：3个表达本级及较低各级的数据比较结果的位信号LA_out（大于）、EQ_out（等于）、LE_out（小于），均为“1”有效。
3、请利用Verilog HDL设计一个电子定时器。要求能够：①定时值分为100秒、60秒两档，利用开关Set来选择；②利用外部输入的秒时钟信号（1Hz），从按键Start按下时开始倒数计时（即减法计数）；③利用2位共阴数码管，即时显示当前计时值；④当定时时间到（即计数值为0）时，发出报警信号AlARM（高电平有效）。