请教FPGA引脚问题

2019-07-16 02:26发布

FPGA剩下7个引脚，全是clk，只能做输入，想接收16个移相器的16个状态，一般需要8个脚，有没有别的写法，用7脚就可以搞定的？
一般的话，16个移相器要4位，16种状态要4位，8位就很舒服了，可是刚好少一位，请教论坛高人指点下！说下思路或者写法，我现在用verilog hdl！

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1条回答

1楼-- · 2019-07-16 03:15

做个寄存器串行输入4位的数据 3根线就够了