求解PMOS做模块电路电源开关时D极端电容放电电压等问题

2019-07-16 08:09发布

原理如图。
这两天遇到了这么一个情况,问题好几个:
1、MCU是刚刚焊上去的,没有程序,根据MCU硬件配置,该电路控制IO应该是三态。
2、给电路板上电,用万用表测D极电压约为1.6V,并逐渐上升,经过2-3分钟,VCC_BLK电压升至3.3V。
3、但,如果上电后先测S极电压(0V),再测D极电压,不需要经过2-3分钟时间,而是直接3.3V。
以上情况,为什么在控制IO为三态的情况下,D极会出现这样的情况?

4、断电瞬间,还是万用表测,D极电压0.2V,并逐渐下降。
现在这个电路D极电容还很小,但如果是470uF这样的大电容呢?有必要并联一个放电电阻(470R)吗?可电路正常工作时,放电电阻带来的电流消耗呢?特别是电池供电的情况。

5、将控制IO线上串的电阻焊除,即断开控制IO。给电路板上电(G极悬空,S极3.3V),测得D极电压约1V。
为什么D极会有电压?
以上,谢谢各位。

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12条回答
lifei639156
1楼-- · 2019-07-17 06:09
我不了解万用表电压档输入结构,如果万用表电压档那边有对地电阻的话,倒是会出现这样的情况。
sfafa
2楼-- · 2019-07-17 06:31
对于这几个问题,建议示波器抓一下上电波形,可能是上电瞬间有低电平,然后产生了沟道,CPU虽然马上变成高阻,但并没有完全关闭这个沟道
lin364884292
3楼-- · 2019-07-17 12:27
我觉得是Cgd/Cgs电容比与Vds/Vgs电压比这两个比值之间的问题,解决方法确实很多,如果有兴趣你试试将3.3V电压变成更低或更高的电压,现象就会更明显了。
bleupealike
4楼-- · 2019-07-17 14:14
这个可能是设计缺陷,mos的g级状态必须是确定的,
gs间加个大些的电阻,再看看现象是否改善
lifei639156
5楼-- · 2019-07-17 18:15
 精彩回答 2  元偷偷看……
qingcaodi128
6楼-- · 2019-07-17 22:56
本帖最后由 qingcaodi128 于 2019-3-7 12:10 编辑

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