电路设计

什么情况下A/D采样调理电路输出端会出现悬空状态？

2019-07-16 10:13发布

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我看很多采样电路最后接到IO口前都会加上一个上拉电阻，可是很多运放没输入的时候输出端是低电平的，只有运放悬空的时候这个上拉电阻有用啊，那什么时候悬空呢，上电的时候？烦请大家指点一下，谢谢！



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1条回答
李春明
1楼-- · 2019-07-16 10:13
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