“这个电容（图中的CL1）的选取会引出一个新问题，我们该选ESR小的瓷片电容（ESR约为0.1欧），还是ESR大的钽电容（ESR约为1.5欧）。照经验来说，电容的ESR越小越好。但对于基准源的输出端电容，可不是这样的。我们再看一眼基准源的内部结构，就可以看出，这个电容是作为基准源内部buffer放大器的负载而接到输出端的。运放的输出端接大电容，会引起运放的不稳定。因此这一点应该选择ESR大的电容，，这个ESR会对电路进行滞后补偿”最后标红 {MOD}字体的怎么理解呢？是怎么实现的呢？？？
另外，我看有些音频电路运放的输出端也是一个几欧姆的电阻和一个电容串联，然后接到地，说是高次谐波抑制电路，用于防止电路振荡。这个和上面说的“这个ESR会对电路进行滞后补偿”是同一回事吗？
最后还有一个问题，钽电容的ESR不是比瓷片电容的ESR小吗？
请大神指导，谢谢！
另外，我看有些音频电路运放的输出端也是一个几欧姆的电阻和一个电容串联，然后接到地，说是高次谐波抑制电路，用于防止电路振荡。这个和上面说的“这个ESR会对电路进行滞后补偿”是同一回事吗？
最后还有一个问题，钽电容的ESR不是比瓷片电容的ESR小吗？
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电阻和电容并联的话，一般分析来看是起到带阻滤波的效果。但引到MCU IO口这个就更复杂了，因为MCU的IO都一般也是MOS管驱动的三态电路，你把输出端接到MCU IO口再设置IO口为低电平是有下拉接地效果，但是也会引入MCU MOS管的电容负载，使得问题分析更加复杂了，
再请教下，“当电容足够大使的极点位置靠近低频去就使运放稳定性变差”，为什么说 极点位置靠近低频，运放的稳定性就变差呢，请解释一下啊，不懂这个，谢谢啦！
这个也可以通过伯德图来看，过了极点后增益开始20dB/十倍频的速率下降，相位余量按照相应速率下降，但是当负载电容引入导致引入极点和运放的低极点临近，增益会以40dB/十倍频的速率下降，此时相位裕度也会加速下降，稳定性会变差
运放的极点是通过算列传递函数方程，令分母为0，得出运放的极点吧？？？但是为什么 负载电容引入导致引入极点和运放的低极点临近，运放的稳定性就会变差 主要是这句话 不理解 。指导一下啊，谢谢啦！
这个的话建议你先看下运算放大器权威指南的第八章相关内容，里面有关于电容负载引入后的参数分析，因为单独来说的话比较难说清
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