Xilinx 7系列2000T FPGA 时钟疑问

2019-07-16 16:56发布

比如我现在有3个BANK需要12组250MHz差分时钟，目前的设计是使用6个250MHz的差分晶振通过3个Buffer（每个Buffer需要两组差分输入）出12组250MHz差分时钟；其他200MHz、125MHz与之类似。我想问的是能不能有方法通过1个晶振给所有该频率的FPGA管脚提供时钟。
第一次见发帖，求大神解答

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。