本帖最后由 泰阳风 于 2015-7-12 21:47 编辑

DXP 版本：AD6.6 7903
关键词： 层次图 duplicate net names 多子图
目前正在画一块包含两个控制通道的电路，采用的是AD6.6 ，采用的是层次图。
层次图中，MCU部分的2个通道分别画在了2个原理图文件中，采用Port方式将
信号印出来，在project option->option中，也将net identifer scope选则了为
hierachical （sheet entry <->port conections）.在对原理图顶层文件进行编译
时未出现问题，但对项目进行编译时，则大量出现duplicate net names wire和duplicate
net names bus slice等duplicate net names类型的错误。
出现duplicate 的错误对应的网络编号，为相同功能不同通道的mcu模块中的，按照
正常逻辑，选择hierachical方式进行，netlable都是子图内有效的，但为什么还是会出现欧诺各样类似的错误的呢。。  求教各位，谢谢。