__bis_SR_register(SCG0);
  UCSCTL0 = DCO0+DCO1+DCO2+DCO3+DCO4;
  UCSCTL1 = DCORSEL_4;                    //DCO频率范围在28.2MHZ以下
  UCSCTL2 = FLLD_4 + 1;                   //D=16，N=1
  UCSCTL3 = SELREF_5 + FLLREFDIV_3;       //n=8,FLLREFCLK时钟源为XT2CLK；DCOCLK=D*(N+1)*(FLLREFCLK/n);DCOCLKDIV=(N+1)*(FLLREFCLK/n);
  UCSCTL4 = SELA_4 + SELS_3 +SELM_3;      //ACLK的时钟源为DCOCLKDIV,MCLKSMCLK的时钟源为DCOCLK
  UCSCTL5 = DIVA_5 +DIVS_1;               //ACLK由DCOCLKDIV的32分频得到，SMCLK由DCOCLK的2分频得到
                                         //最终MCLK:16MHZ,SMCLK:8MHZ,ACLK:32KHZ
  __bic_SR_register(SCG0);                //Enable the FLL control loop



这样最终结果MCLK:16MHZ,SMCLK:8MHZ,ACLK:32KHZ是正确的吗 此帖出自小平头技术问答