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本帖最后由 电气学渣 于 2017-2-16 20:14 编辑
cRIO采集的模拟量，然后通过FIFO进行传递。在FPGA Target创建DAQ_FPGA.vi,使用FIFO保存采集的模拟量（图2）。运行文件，可以看到数据被采集（只观察了一路信号），程序可以运行(图3）。然后在终端创建DAQ_RT.vi打开FPGA VI引用（图4），但在终端创建的DAQ_RT.vi中调用FPGA失败，但程序没有报错（图5）。因为之前在FPGA没有使用FIFO的情况下，可以被终端的程序成功调用，所以觉得是使用FIFO的方法不对，可能是哪里配置的问题，望大神解惑。
cRIO采集的模拟量，然后通过FIFO进行传递。在FPGA Target创建DAQ_FPGA.vi,使用FIFO保存采集的模拟量（图2）。运行文件，可以看到数据被采集（只观察了一路信号），程序可以运行(图3）。然后在终端创建DAQ_RT.vi打开FPGA VI引用（图4），但在终端创建的DAQ_RT.vi中调用FPGA失败，但程序没有报错（图5）。因为之前在FPGA没有使用FIFO的情况下，可以被终端的程序成功调用，所以觉得是使用FIFO的方法不对，可能是哪里配置的问题，望大神解惑。
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1:项目图
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2 FPGA程序图
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3 FPGA前面板运行图
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4 cRIO程序图
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5 cRIO前面板
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要是连续采集时，RT程序中只要启动一次FPGA程序就可以了，在读取FIFO数据代码处加循环一直采集。
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