FPGA - 平头弟

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。...

如何在FPGA中把图像数据转为BMP格式，并存入SD卡

胡扯123·2019-07-15 20:43·2 回答·问答

各位大神有人知道ise‘‘The logic for <sin_out> does not match a known FF or Latch template. "是为什么吗？

lky029·2019-07-15 20:43·1 回答·问答

Quartus13.1版本仿真AM调制问题求教

zxwwwwww·2019-07-15 20:43·1 回答·问答

请问quartusII设置中，device intialization clock source选项为灰色，不能选择是什么原因？

koukobe·2019-07-15 20:43·1 回答·问答

chipscope无时钟

light6776·2019-07-15 20:43·1 回答·问答

fpga串口接收产生了错误？

Road22222·2019-07-15 20:43·3 回答·问答

求fpga控制flash存储的读擦写verilog源代码

zp666·2019-07-15 20:43·3 回答·问答

EPM570F256C5N能否和EPM1270F256C5N引脚兼容？

wang_wangrui64·2019-07-15 20:43·4 回答·问答

verilog的if语句问题

yahazadzh·2019-07-15 20:43·5 回答·问答

以太网帧头具体模块电路图

473048941·2019-07-15 20:43·1 回答·问答

保持时间与建立时间

平漂流·2019-07-15 20:43·2 回答·问答

请问能不能用CORDIC算法代替ROM表，用FPGA实现CORDIC算法来控制AD9910？

XINGXINGUP·2019-07-15 20:42·2 回答·问答

Modelsim SE 64 10.4中，代码编译可以通过没有报错或警告但是仿真的时候点击一次Run波形图仅运行一个单位时间

铁血钢流·2019-07-15 20:42·1 回答·问答

quartus17.1仿真一直停在网表创建那里，怎么解决

志在必得271·2019-07-15 20:42·1 回答·问答

用quartus设计带有SOC的FPGA需不需要额外破解

被自己帅醒·2019-07-15 20:42·2 回答·问答

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