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• kdy 2019-03-26 15:58

请教下modelsim中怎么仿真PLL

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• kdy 2019-03-26 15:06

FPGA的时钟脚分配以及时钟网络的疑惑

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• kdy 2019-03-26 14:57

FPGA 中能放几个51 内核 怎么级联

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• kdy 2019-03-26 13:59

FPGA死机

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• kdy 2019-03-26 13:07

verilog 乘法器求助

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• kdy 2019-03-26 12:26

FPGA的硕士毕设题目

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• kdy 2019-03-26 11:31

想用verilog HDL编一个计算器，小数点的算法解决不了

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• kdy 2019-03-26 08:53

FPGA的时钟脚分配以及时钟网络的疑惑

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• kdy 2019-03-26 07:03

FPGA 中能放几个51 内核 怎么级联

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• kdy 2019-03-26 06:40

FPGA控制DA的问题

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• kdy 2019-03-26 05:37

想用verilog HDL编一个计算器，小数点的算法解决不了

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• kdy 2019-03-26 05:32

不采用dds技术，做一个正弦波发生器

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• kdy 2019-03-26 04:56

Modelsim仿真Loading时出现错误" Nodebug designs are n

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• kdy 2019-03-26 03:53

QuartusII怎么安装不了啊。。。

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• kdy 2019-03-26 03:40

CPLD有一个管脚不工作