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• kdy 2019-03-25 22:06

利用FPGA进行AD采样？

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• kdy 2019-03-25 22:04

QUARTUS 仿真产生的tbl文件怎么输入到matlab中画图？

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• kdy 2019-03-25 22:02

小弟用的软件ISE10.1，建立新文件时打开目录中没有chipscope的文件格式，求大神指点

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• kdy 2019-03-25 21:31

NIOS的一小段程序

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• kdy 2019-03-25 21:29

FPGA初来乍到，有问题要问

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• kdy 2019-03-25 21:22

vhdl的for循环综合问题

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• kdy 2019-03-25 21:18

DDR3 IP核例化求指导

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• kdy 2019-03-25 20:35

FPGA做AD采样，这种情况如何编程？

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• kdy 2019-03-25 20:34

NIOS的一小段程序

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• kdy 2019-03-25 20:16

FPGA的IO口内部接收不到任何信号是怎么回事

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• kdy 2019-03-25 20:14

FPGA中的延迟问题

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• kdy 2019-03-25 20:12

verilog 乘法器求助

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• kdy 2019-03-25 19:36

请教下modelsim中怎么仿真PLL

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• kdy 2019-03-25 19:18

FPGA 中能放几个51 内核 怎么级联

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• kdy 2019-03-25 19:18

QUARTUS 仿真产生的tbl文件怎么输入到matlab中画图？