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• kdy 2019-03-25 17:16

Modelsim仿真Loading时出现错误" Nodebug designs are n

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• kdy 2019-03-25 17:15

lattice CPLD 内部分频问题 （急）

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• kdy 2019-03-25 17:05

modelsim仿真出错

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• kdy 2019-03-25 16:59

谁有verilog编写的AD采样串行输出的例子啊？

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• kdy 2019-03-25 16:51

求助下 为什么HEX数码管还有OUTS仿真不出来 新手求助啊啊啊

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• kdy 2019-03-25 16:42

自己编写的一个verilog串并转换程序，总是出现语法错误，不知道是什么原因，求助

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• kdy 2019-03-25 16:11

求助下 为什么HEX数码管还有OUTS仿真不出来 新手求助啊啊啊

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• kdy 2019-03-25 16:02

fpga的计数问题

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• kdy 2019-03-25 15:51

求助：quartus 11.0 64位如何仿真

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• kdy 2019-03-25 15:50

quartus 编译出错

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• kdy 2019-03-25 15:40

SDRAM刷新

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• kdy 2019-03-25 15:34

关于时序约束的问题，下载后正常工作的芯片需要时序约束吗

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• kdy 2019-03-25 15:21

我用pci9054HE FPGA做了个采集卡，需要在FPGA内部模拟一个数据源，作为要采集的数据。

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• kdy 2019-03-25 15:15

fpga求教

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• kdy 2019-03-25 15:08

用Quartus配置管脚中的I/O standard 中怎么选择啊