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• reallmy 2019-07-17 08:49

Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？

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• reallmy 2019-07-17 05:31

关于FPGA有没有大神指教一下本姑娘？

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• reallmy 2019-07-16 23:20

FPGA内部的RAM M9K

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• reallmy 2019-07-16 22:04

FPGA控制锁相环HMC704

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• reallmy 2019-07-16 20:37

关于两端口ROM的问题

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• reallmy 2019-07-16 19:02

FPGA外接DDR3，引脚配置完成后，编译出现如下错误

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• reallmy 2019-07-16 17:59

求助！怎么用FPGA产生直流数字信号后再通过DAC最后输出直流的模拟信号

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• reallmy 2019-07-16 17:21

关于时序约束，该怎么开始？

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• reallmy 2019-07-16 14:37

之前做了一个CPLD+SRAM的方案 ， 但是屏幕上总是跳乱点。哪位能帮忙分析一下

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• reallmy 2019-07-16 14:36

iic eeprom verilog 仿真

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• reallmy 2019-07-16 14:16

CPLD数字滤波

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• reallmy 2019-07-16 14:02

FPGA外接DDR3，引脚配置完成后，编译出现如下错误

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• reallmy 2019-07-16 13:57

单个模块仿真正常，顶层例化后仿真无波形。

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• reallmy 2019-07-16 13:34

单个模块仿真正常，顶层例化后仿真无波形。

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• reallmy 2019-07-16 13:04

上升沿检测问题