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• reallmy 2019-07-16 01:02

FPGA如何实现位左移位右移？

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• reallmy 2019-07-16 00:58

FPGA中PLL锁相环配置问题

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• reallmy 2019-07-16 00:57

CPLD数字滤波

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• reallmy 2019-07-16 00:43

关于是否可综合的问题

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• reallmy 2019-07-16 00:36

请问cyclone4的pll不正常工作有可能是啥原因？

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• reallmy 2019-07-16 00:35

基于FPGA的数字电路实验综合平台

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• reallmy 2019-07-16 00:32

有大神能详细解释下3*3滤波模板生成的原理吗？

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• reallmy 2019-07-16 00:31

数字下变频

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• reallmy 2019-07-16 00:28

夏宇闻书中的示例

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• reallmy 2019-07-16 00:21

想调用一下vivado里IP核的clock wizard模块，输入时钟为50M，输出为25M。

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• reallmy 2019-07-16 00:20

请问FPGA中的nm是什么意思？

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• reallmy 2019-07-16 00:10

萌新的一个FPGA问题

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• reallmy 2019-07-16 00:05

quarter ii 10.0是不是只能联合ModelSim一起进行仿真 ？

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• reallmy 2019-07-15 23:40

FIR IP 核编译通过，但modelsim仿真提示auk_dspip_lib，没有，在线等...

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• reallmy 2019-07-15 23:35

初学者遇到困难，第一次发帖，求各路大神帮忙