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• reallmy 2019-07-16 09:32

求一个用Verilog语言编写的完整的直扩系统程序

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• reallmy 2019-07-16 09:22

每当 dis_data有变化就产生一个 高脉冲该怎么写啊

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• reallmy 2019-07-16 09:16

每当 dis_data有变化就产生一个 高脉冲该怎么写啊

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• reallmy 2019-07-16 09:14

一个关于quartus ii 中仿真的问题，功能仿真准确，为什么门级仿真就烂的一塌糊涂

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• reallmy 2019-07-16 08:51

quartus II 13.1调用FIR 这个IP核生成时一直卡着，怎么解决？

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• reallmy 2019-07-16 08:41

verilog 里面提示的一个错误 看了半天不知道哪里错误 请哪位大神提点一下！

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• reallmy 2019-07-16 08:09

求助！怎么用FPGA产生直流数字信号后再通过DAC最后输出直流的模拟信号

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• reallmy 2019-07-16 07:47

FPGA外接DDR3，引脚配置完成后，编译出现如下错误

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• reallmy 2019-07-16 07:31

sdi ip 仿真

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• reallmy 2019-07-16 07:21

本人刚开始学习ＦＰＧＡ想做一个东西，请问有什么简单上手的。

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• reallmy 2019-07-16 07:05

FPGA时钟约束问题

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• reallmy 2019-07-16 07:00

FPGA：格雷码编码&能否用某计数器计数的值作为触发状态机的跳转条件

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• reallmy 2019-07-16 06:55

关于verilog串口中的位拼接语句问题

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• reallmy 2019-07-16 06:45

详细讨论异步FIFO的具体实现？？？

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• reallmy 2019-07-16 06:42

FPGA内核