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• reallmy 2019-07-16 02:13

verilog编程

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• reallmy 2019-07-16 02:07

关于verilog串口中的位拼接语句问题

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• reallmy 2019-07-16 02:03

CPLD LPM_ROM or LPM_RAM 的使用

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• reallmy 2019-07-16 02:03

求解，现在是一个FPGA新手，主要做的是高速接口设计，模块里有些RS422等

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• reallmy 2019-07-16 02:03

求大神帮忙看看滤波器该怎么设计

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• reallmy 2019-07-16 01:59

学FPGA到现在只能做一些简单设计，不知道怎样做大型工程，不知道什么方向

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• reallmy 2019-07-16 01:58

modelsim 仿真fft

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• reallmy 2019-07-16 01:51

verilog 模块端口在调用时如何实现端口位宽可控

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• reallmy 2019-07-16 01:50

如何设计一个实际可用的计数器

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• reallmy 2019-07-16 01:50

用了ddr、以太网等ip核，算是有高速接口设计经验了吗？

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• reallmy 2019-07-16 01:49

请问一下Quartus波形仿真中怎么输入正弦波？

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• reallmy 2019-07-16 01:44

quartus仿真双口RAM 实现跨时钟域通信

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• reallmy 2019-07-16 01:44

求教高速率数据如何边界或者中间对齐于输出时钟

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• reallmy 2019-07-16 01:43

初学CPLD，一开始就出现问题，请高手指导一下，不胜感激。

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• reallmy 2019-07-16 01:37

组合逻辑进行时序仿真没有出现冒险竞争毛刺现象，求原因