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• reallmy 2019-07-16 01:37

FPGA 如何估算程序所需的资源

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• reallmy 2019-07-16 01:33

求教 关于FPGA进行采样时，时钟与数据不同步的问题。

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• reallmy 2019-07-16 01:33

如何存储大量数据并取出特定地址数据

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• reallmy 2019-07-16 01:32

FPGA内核

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• reallmy 2019-07-16 01:32

FPGA的sdram读写程序，哪位好心人可以给我发一份源码？

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• reallmy 2019-07-16 01:31

ip核

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• reallmy 2019-07-16 01:26

你好。做vga显示彩条时候出现了问题

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• reallmy 2019-07-16 01:23

quartus 编译显示没有ip核权限，生成的pof文件是time-limited

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• reallmy 2019-07-16 01:22

做FPGA工程师需要掌握SystemVerilog吗?

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• reallmy 2019-07-16 01:21

请教时序约束中offset问题

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• reallmy 2019-07-16 01:17

有没有大佬能教我用Verilog做一个UART（有偿）

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• reallmy 2019-07-16 01:16

modelsim仿真只有输入没有输出波形

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• reallmy 2019-07-16 01:12

现在社会上Verilog与vhdl哪个用的比较多？

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• reallmy 2019-07-16 01:10

ALTERA Cyclone IV普通IO管脚的最大速率是多少？

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• reallmy 2019-07-16 01:09

为什么四位全加器的输出是高阻态呀