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• LQVSHQ 2019-07-16 01:41

如何理解Xilinx的RTL图

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• LQVSHQ 2019-07-16 01:13

用状态机写的串行数据接收程序，各种错误，附在后面，请各位前辈指教了

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• LQVSHQ 2019-07-16 01:02

PSRAM仿真模型

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• LQVSHQ 2019-07-16 00:52

差分输入问题

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• LQVSHQ 2019-07-16 00:41

求教大神们这个程序错在哪里了

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• LQVSHQ 2019-07-16 00:40

verilog事件控制语句问题

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• LQVSHQ 2019-07-16 00:39

ISE core inserter后出现错误，求各位高人指点啊啊啊啊~~~

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• LQVSHQ 2019-07-16 00:30

每当 dis_data有变化就产生一个 高脉冲该怎么写啊

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• LQVSHQ 2019-07-16 00:16

vivado在线调试

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• LQVSHQ 2019-07-15 23:59

请教数据时钟是否能接入FPGA普通IO

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• LQVSHQ 2019-07-15 23:54

第一次上板子，有问题想请教大虾们

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• LQVSHQ 2019-07-15 23:01

关于锁相环中输出选取的问题

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• LQVSHQ 2019-07-15 22:52

求大神指教：研究生小白一枚，导师是做图像处理方向的，开学后导师是要分方向，关于方向的选择有些疑惑

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• LQVSHQ 2019-07-15 22:42

编译过程中在引脚约束那部分里出现了问题，请教大神怎么解决？

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• LQVSHQ 2019-07-15 22:07

对50MHZ时钟分频，输出1KHZ时钟信号和100HZ时钟信号