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• fangliball 2019-03-27 04:32

FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？

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• fangliball 2019-03-27 00:24

FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？

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• fangliball 2019-03-26 13:19

modelsim 仿真2分频的问题？

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• fangliball 2019-03-26 09:05

modelsim 仿真2分频的问题？

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• fangliball 2019-03-26 07:21

最近准备学习FPGA，大家帮忙推荐一些书吧

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• fangliball 2019-03-26 04:51

关于CPLD的问题。

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• fangliball 2019-03-26 04:02

如何控制并改变FPGA的内部时钟

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• fangliball 2019-03-26 03:39

FPGA 外部flash配置方法

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• fangliball 2019-03-26 02:24

请教关于Altera FPGA配置前的引脚设置问题

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• fangliball 2019-03-26 01:28

讨论关于Xilinx PlanAhead的使用的两个问题

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• fangliball 2019-03-25 20:47

在Q II环境下出现了如下警告，请教解决办法

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• fangliball 2019-03-25 20:17

请教关于Altera FPGA配置前的引脚设置问题

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• fangliball 2019-03-25 19:06

关于CPLD的问题。

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• fangliball 2019-03-25 18:59

新人求教，刚接触FPGA,有点晕，想问下:RAM 8位宽，32字节深度，什么意思.....

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• fangliball 2019-03-25 18:27

fpga毕业