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• luyaker 2020-02-28 13:03

要是电路的原理图能用verilog画就好了

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• luyaker 2020-02-28 09:28

SDRAM涔嬫垜瑙侊紙杞級

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• luyaker 2020-02-27 06:49

fpga驱动vga学习心得

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• luyaker 2020-02-26 00:46

CPLD如何实现频率相加

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• luyaker 2020-02-25 06:50

关于Quartus II 13.0输入括号（）的问题

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• luyaker 2020-02-25 01:40

关于Quartus II 13.0输入括号（）的问题

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• luyaker 2020-02-24 12:55

求助CPLD选型，用于光电编码器信号处理

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• luyaker 2020-02-24 12:38

CPLD/FPGA上电初始时IO口的状态是怎么样的

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• luyaker 2020-02-24 06:42

CPLD/FPGA上电初始时IO口的状态是怎么样的

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• luyaker 2020-02-24 00:03

verilog能生产这么快速执行的代码么

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• luyaker 2020-02-23 21:09

CPLD/FPGA上电初始时IO口的状态是怎么样的

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• luyaker 2020-02-23 20:05

跪求！推荐型号（ALTERA）

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• luyaker 2020-02-23 19:02

关于编码规范里不允许用锁存器

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• luyaker 2020-02-23 16:14

nios II 处理器的管脚可以复用吗？

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• luyaker 2020-02-23 14:45

FPGA开发基本流程及注意事项