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• luyaker 2020-02-23 14:18

语法报错！always敏感信号对其内部if语句的影响？

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• luyaker 2020-02-23 12:42

关于编码规范里不允许用锁存器

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• luyaker 2020-02-23 12:36

SALEAE16逻辑分析仪山寨成功，最新软件的使用说明，坛友优惠

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• luyaker 2020-02-23 11:11

CPLD/FPGA上电初始时IO口的状态是怎么样的

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• luyaker 2020-02-23 11:10

reg型数组的初始化配置问题

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• luyaker 2020-02-19 04:06

MIG 产生DDR2_SDRAM 总结（大牛就不要看啦 ）

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• luyaker 2020-02-06 14:15

我的FPGA学习历程

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• luyaker 2020-01-30 20:50

官网的器件怎么不支持Cyclone II系列的了

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• luyaker 2019-03-25 22:15

自己编写的一个verilog串并转换程序，总是出现语法错误，不知道是什么原因，求助

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• luyaker 2019-03-25 08:52

状态机触发事件采样，会出现亚稳态吗