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• GoldSunMonkey 2020-02-29 10:33

分享：任意奇数分频（50%占空比） verilog 代码

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• GoldSunMonkey 2020-02-29 10:32

源时钟和目的时钟为什么相差一个clock？

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• GoldSunMonkey 2020-02-29 10:32

verilog parmater的问题

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• GoldSunMonkey 2020-02-29 10:24

想学FPGA 哪款比较合适

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• GoldSunMonkey 2020-02-29 10:22

基于FPGA雷达成像方位脉冲压缩系统的设计

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• GoldSunMonkey 2020-02-29 10:20

蜻蜓点水之Planahead总览

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• GoldSunMonkey 2020-02-29 10:13

（VHDL）奇数或偶数分频器如何设计？还有占空比怎么设计的啊？

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• GoldSunMonkey 2020-02-29 10:10

谈谈德国大学的电子专业[转贴]

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• GoldSunMonkey 2020-02-29 10:07

stm32与廉价的fpga应用

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• GoldSunMonkey 2020-02-29 10:02

特权同学SD卡代码疑问begin end 中连续出现两个 if 如何分析？

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• GoldSunMonkey 2020-02-29 09:58

EP3C5E144用JTAG可以下载SOF文件，但把JIC文件写到EPCS4出错

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• GoldSunMonkey 2020-02-29 09:56

ISE 一些tips

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• GoldSunMonkey 2020-02-29 09:55

SP6中是软核还是硬核？

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• GoldSunMonkey 2020-02-29 09:49

synplify 编辑 Xilinx库

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• GoldSunMonkey 2020-02-29 09:47

基于FPGA的UART设计(转)