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• GoldSunMonkey 2020-02-28 02:08

mig生成ddr2的ip核时序问题

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• GoldSunMonkey 2020-02-28 02:07

技巧分享：Xilinx FPGA全局时钟和第二全局时钟资源的使用方法

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• GoldSunMonkey 2020-02-28 02:06

ise 13.3里有除法的ip核吗？

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• GoldSunMonkey 2020-02-28 02:06

高速点对点通信用什么协议

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• GoldSunMonkey 2020-02-28 02:05

FPGA烧毁问题

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• GoldSunMonkey 2020-02-28 01:53

问个基本问题

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• GoldSunMonkey 2020-02-28 01:51

【强烈推荐】Verilog编程规范

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• GoldSunMonkey 2020-02-28 01:47

要是电路的原理图能用verilog画就好了

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• GoldSunMonkey 2020-02-28 01:39

高举本土大旗，FPGA市场冲出黑马

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• GoldSunMonkey 2020-02-28 01:38

ISE14.3是否不完全支持K7芯片的某些bank区的电平设置

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• GoldSunMonkey 2020-02-28 01:29

7 系列 GTX 的复位设计

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• GoldSunMonkey 2020-02-28 01:29

ISE 错误

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• GoldSunMonkey 2020-02-28 01:25

有多项式可以用来逼近lgx吗？以十为底。

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• GoldSunMonkey 2020-02-28 01:22

有关FPGA/CPLD合作的事情！

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• GoldSunMonkey 2020-02-28 01:22

如何读写FIFO?