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• mhanchen 2020-03-01 03:57

FPGA使用资源问题？

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• mhanchen 2020-03-01 02:03

顶层模块干嘛了？

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• mhanchen 2020-03-01 00:15

FPGA使用资源问题？

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• mhanchen 2020-02-29 19:39

跨时钟域的代码如何写更好

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• mhanchen 2020-02-29 18:18

FPGA使用资源问题？

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• mhanchen 2020-02-29 16:08

姹傚姪鍏充簬XST涓叧浜巏eep hierarchy鐨勯€夐」锛歽es銆乶o鍜宻oft

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• mhanchen 2020-02-29 11:45

跨时钟域的代码如何写更好

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• mhanchen 2020-02-29 11:34

FPGA使用资源问题？

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• mhanchen 2020-02-29 09:42

姹傚姪鍏充簬XST涓叧浜巏eep hierarchy鐨勯€夐」锛歽es銆乶o鍜宻oft

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• mhanchen 2020-02-29 07:48

Verilog编写的控制模块,有时候正常工作,有时无**常工作

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• mhanchen 2020-02-29 02:06

跨时钟域的代码如何写更好

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• mhanchen 2020-02-28 22:12

高手们是怎么使用并行思想去设计模块的？

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• mhanchen 2020-02-28 21:22

姹傚姪鍏充簬XST涓叧浜巏eep hierarchy鐨勯€夐」锛歽es銆乶o鍜宻oft

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• mhanchen 2020-02-28 20:45

Verilog编写的控制模块,有时候正常工作,有时无**常工作

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• mhanchen 2020-02-28 11:05

三段式verilog状态机，写好状态机还真不容易，求指导