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• eeleader 2019-03-26 06:41

用nios读写串行flash-M25P16

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• eeleader 2019-03-26 06:40

如果高效的判别verilog代码中的逻辑是组合逻辑还是时序逻辑

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• eeleader 2019-03-26 06:38

谁有VGA-DB15的封装资料帮我发一份

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• eeleader 2019-03-26 06:34

FPGA的最大灌电流是多少

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• eeleader 2019-03-26 06:32

全局时钟的信号整型

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• eeleader 2019-03-26 06:32

关于CPLD的问题。

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• eeleader 2019-03-26 06:32

一个串口发送的verilog程序，运行结果很奇怪

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• eeleader 2019-03-26 06:31

如何控制并改变FPGA的内部时钟

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• eeleader 2019-03-26 06:29

关于用FPGA做FFT

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• eeleader 2019-03-26 06:26

D触发器设计同步计数器

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• eeleader 2019-03-26 06:26

FPGA软IP设计出错。。求高人。。。。

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• eeleader 2019-03-26 06:25

异步时域数据处理

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• eeleader 2019-03-26 06:22

blackbox 生成方法求教

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• eeleader 2019-03-26 06:18

quartus和xilinx ise两个环境中编辑的verilog文件互相兼容吗

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• eeleader 2019-03-26 06:15

怎么实现PWM信号五分频