0评论

• eeleader 2019-03-26 05:32

千兆网口和百兆网口设计

0评论

• eeleader 2019-03-26 05:31

研究生 自学FPGA的困惑，各位有没有和自己一样苦恼的？

0评论

• eeleader 2019-03-26 05:30

求问一个xilinx 时钟使用的问题

0评论

• eeleader 2019-03-26 05:29

关于时序分析中时钟的设置.

0评论

• eeleader 2019-03-26 05:25

谁有闲置的FPGA开发板?可否转卖给我？？

0评论

• eeleader 2019-03-26 05:19

如何在verilog中调用vhdl模块，最好给个例子，万分感谢啊！

0评论

• eeleader 2019-03-26 05:17

如何用VHDL处理一个脉冲信号

0评论

• eeleader 2019-03-26 05:09

ISE VHDL 平行化中遇到的问题。

0评论

• eeleader 2019-03-26 05:07

lattice的问题

0评论

• eeleader 2019-03-26 05:01

FPGA用库函数写串口程序，发送和收到的数据不一致

0评论

• eeleader 2019-03-26 04:59

关于51单片机和fpgaa通信

0评论

• eeleader 2019-03-26 04:56

Xilinx的CPLD芯片烧写问题

0评论

• eeleader 2019-03-26 04:50

ISE中，用integer做输入或输出产生的问题

0评论

• eeleader 2019-03-26 04:47

Altera 时钟问题 PLL和直接使用的信号质量差别

0评论

• eeleader 2019-03-26 04:45

关于JTAG下载程序问题