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• eeleader 2019-03-26 02:49

请各位指导下小弟

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• eeleader 2019-03-26 02:48

FPGA内核电压对地电阻很小

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• eeleader 2019-03-26 02:47

FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？

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• eeleader 2019-03-26 02:47

关于FIFO延时以及移位寄存器的疑问，请高手指教！

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• eeleader 2019-03-26 02:45

verilog -- inout 测试问题

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• eeleader 2019-03-26 02:43

关于FPGA lcd显示的问题

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• eeleader 2019-03-26 02:40

仿真出现的问题

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• eeleader 2019-03-26 02:39

如何将erilog 程序文件转成 bsf 文件？

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• eeleader 2019-03-26 02:37

QUARTUS II延时

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• eeleader 2019-03-26 02:36

blackbox 生成方法求教

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• eeleader 2019-03-26 02:33

如何改进能提高串口通信可靠性？

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• eeleader 2019-03-26 02:33

FPGA DSP 通信，用EMIF接口

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• eeleader 2019-03-26 02:25

求助：verilog的ODDR2使用问题

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• eeleader 2019-03-26 02:25

后仿真的结果不对，求解！

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• eeleader 2019-03-26 02:24

跨时域 亚稳态问题