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• eeleader 2019-03-26 01:00

请高手指点一下关于时序仿真的问题？

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• eeleader 2019-03-26 00:56

FPGA内存控制

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• eeleader 2019-03-26 00:55

黑金cycloneII的开发板，想接蓝牙串口模块

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• eeleader 2019-03-26 00:54

FPGA的最大灌电流是多少

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• eeleader 2019-03-26 00:50

关于51单片机和fpgaa通信

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• eeleader 2019-03-26 00:50

求助FPGA的替代品选择

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• eeleader 2019-03-26 00:48

请问，cpld中也能设定rom嘛？

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• eeleader 2019-03-26 00:46

求问高手一个VHDL的语言出错的问题

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• eeleader 2019-03-26 00:46

错用了削峰正弦波的晶振，输出太小怎么办？

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• eeleader 2019-03-26 00:45

FPGA上电后nstatus管脚始终为低电平是什么情况

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• eeleader 2019-03-26 00:44

顶层模块测试问题

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• eeleader 2019-03-26 00:42

请教关于Altera FPGA配置前的引脚设置问题

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• eeleader 2019-03-26 00:41

AD9824在没有输入的情况下还有输出

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• eeleader 2019-03-26 00:33

用FPGA控制RTL8019AS，用verilog编写初始化模块

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• eeleader 2019-03-26 00:33

vhdl可以指定赋值的位数吗？