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• eeleader 2019-03-26 00:10

quartus中能 例化模块 么

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• eeleader 2019-03-26 00:10

多个wire变量求和问题

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• eeleader 2019-03-26 00:09

crc（x^5 + x^4 + x^2 + 1）用verilog串行实现调出不了，请高手来帮我！

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• eeleader 2019-03-26 00:08

FPGA 外部flash配置方法

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• eeleader 2019-03-26 00:06

cyclone三个系列的引脚图

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• eeleader 2019-03-26 00:03

出学FPGA遇到的问题

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• eeleader 2019-03-25 23:58

关于xilinx的virtex-5问题

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• eeleader 2019-03-25 23:55

本周四要去采访Altera CTO Misha Burich，现向广大版友征集采访问题

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• eeleader 2019-03-25 23:54

FPGA用库函数写串口程序，发送和收到的数据不一致

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• eeleader 2019-03-25 23:54

如何在verilog中调用vhdl模块，最好给个例子，万分感谢啊！

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• eeleader 2019-03-25 23:53

谁有synplify pro啊？

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• eeleader 2019-03-25 23:52

求问一个xilinx 时钟使用的问题

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• eeleader 2019-03-25 23:52

用FPGA设计数字时钟怎么实现 急

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• eeleader 2019-03-25 23:52

cpld 计数器 从0开始计数记到16停止， 上电之后计数器不工作

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• eeleader 2019-03-25 23:50

信号，变量，常量之间赋值的比较