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• eeleader 2019-03-25 21:03

问个问题

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• eeleader 2019-03-25 21:01

FPGA输出DDS信号不需经过DA实现正弦波输出的方法求助

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• eeleader 2019-03-25 21:01

怎么用D触发器实现延时？？？

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• eeleader 2019-03-25 21:00

关于rom输出的问题

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• eeleader 2019-03-25 20:59

clk_in是20MHz.需要一个12Mhz信号.用verilog有什么简单的实现方法么?

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• eeleader 2019-03-25 20:58

板子不能被ISE识别！！

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• eeleader 2019-03-25 20:58

quartuw II 9.1 管脚锁定问题

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• eeleader 2019-03-25 20:58

波形用Verilog語言程式設計

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• eeleader 2019-03-25 20:57

如何控制并改变FPGA的内部时钟

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• eeleader 2019-03-25 20:56

讨论关于Xilinx PlanAhead的使用的两个问题

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• eeleader 2019-03-25 20:56

QUARTUS 仿真时又遇到问题，求大侠继续求解~~~~

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• eeleader 2019-03-25 20:56

matlab与modelsim联合仿真时用vsim指令在matlab中打开modelsim出现错误

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• eeleader 2019-03-25 20:55

ALTER EP2 设计CPU的存储空间

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• eeleader 2019-03-25 20:55

求 FPGA DDS 做 信号发生器器 的 外围电路图

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• eeleader 2019-03-25 20:55

请教夏老师