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• eeleader 2019-03-25 20:54

小女子刚学FPGA ，请各位大侠帮助

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• eeleader 2019-03-25 20:49

小弟碰到一个Modesim-Altera 6.6d很诡异的问题，求高手帮忙啊！

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• eeleader 2019-03-25 20:49

夏老师好

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• eeleader 2019-03-25 20:48

综合时选错了速度等级有无影响？

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• eeleader 2019-03-25 20:47

汇编下面这个程序时operand expected怎么解决？

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• eeleader 2019-03-25 20:47

求助基于CPLD的cmi编解码电路设计的程序源代码

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• eeleader 2019-03-25 20:46

RTL级与行为级

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• eeleader 2019-03-25 20:45

请问MAXII支持FIFO核吗

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• eeleader 2019-03-25 20:45

Spartan6的Block RAM制作FIFO时钟问题

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• eeleader 2019-03-25 20:44

哪位大侠能给我一个用状态机实现序列检测器的测试模块

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• eeleader 2019-03-25 20:43

ise 仿真结果均为高阻态

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• eeleader 2019-03-25 20:43

quartus2 verilog代码编译求助

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• eeleader 2019-03-25 20:42

求问高手一个VHDL的语言出错的问题

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• eeleader 2019-03-25 20:42

求助计算两个存储器数的差

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• eeleader 2019-03-25 20:42

verilog HDL仿真时报这个错误，是什么原因