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• eeleader 2019-03-25 15:54

想用FPGA/CPLD做个毕业设计可以么？

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• eeleader 2019-03-25 15:53

非阻塞赋值容易错语法点讨论

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• eeleader 2019-03-25 15:53

谁有闲置的FPGA开发板?

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• eeleader 2019-03-25 15:53

关于rom的读写的操作

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• eeleader 2019-03-25 15:52

关于以LC4064V为主芯片的CPLD开发板

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• eeleader 2019-03-25 15:52

关于pll输出能否通过设置全局时钟约束接到普通io口上？

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• eeleader 2019-03-25 15:51

跨时钟域：高频时钟如何即时读取低频时钟数据

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• eeleader 2019-03-25 15:51

很想知道，用VHDL语言能不能计算误码率？

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• eeleader 2019-03-25 15:50

Quartus II 11.1 里面用MegaWizard例化一个 2-port ram 请问在使

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• eeleader 2019-03-25 15:48

xilinx 器件概念问题？

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• eeleader 2019-03-25 15:48

基于FPGA的立体匹配的问题

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• eeleader 2019-03-25 15:48

Quartus MegaWizard Plug-In下面什么都没有IP Core

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• eeleader 2019-03-25 15:46

PCI IP核

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• eeleader 2019-03-25 15:44

求VHDL解码的SPDIF或者是AES/EBU的音频信号源码

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• eeleader 2019-03-25 15:43

有关verilog阻塞与非阻塞语句的一个案例