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• eeleader 2019-03-25 14:40

quartus的builder中有uart的ip核了，那还需要用vhdl编写uart硬件？

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• eeleader 2019-03-25 14:39

新手的Altera的PLL及工程问题

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• eeleader 2019-03-25 14:39

求中文版书籍<数字信号处理的fpga实现 >第三版

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• eeleader 2019-03-25 14:39

ISE VHDL 如何判断信号被更新

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• eeleader 2019-03-25 14:38

求xilinx高手指点

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• eeleader 2019-03-25 14:38

求助 基于FPGA的DDS设计

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• eeleader 2019-03-25 14:38

Quartus II 9.0 安装有错误，求助啊~~~~

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• eeleader 2019-03-25 14:38

ModelSim SE 6.5破解 问题求教

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• eeleader 2019-03-25 14:38

ps2鼠标verilog

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• eeleader 2019-03-25 14:37

CPLD用VHDL编好后锁存

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• eeleader 2019-03-25 14:37

synplify的综合结果：时间报告的问题

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• eeleader 2019-03-25 14:36

为什么仿真出现负值？

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• eeleader 2019-03-25 14:34

单片机与FPGA用I/O口相连是否加电阻

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• eeleader 2019-03-25 14:34

能读FPGA配置芯片里的程序吗？

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• eeleader 2019-03-25 14:32

modelsim 仿真verilog时，报Missing instance name，什么原因？