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• eeleader 2019-03-25 14:22

请教关于Altera FPGA配置前的引脚设置问题

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• eeleader 2019-03-25 14:21

modelsim pll仿真问题

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• eeleader 2019-03-25 14:21

QuartusII调用ModelSim SE 6.2b出现以下错误

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• eeleader 2019-03-25 14:21

TVP5150中的AVID start和end设置，还有VBLK的start和end设置

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• eeleader 2019-03-25 14:21

请问哪位高手知道Cyclone IV E器件怎么加密啊

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• eeleader 2019-03-25 14:20

如何改进能提高串口通信可靠性？

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• eeleader 2019-03-25 14:19

quartus中哪些模块占用on-chip memory

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• eeleader 2019-03-25 14:19

请教个简单的问题 关于ALTERA的DE2开发板

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• eeleader 2019-03-25 14:19

CPLD和ARM通信

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• eeleader 2019-03-25 14:18

quartus中利用LCELL实现时间间隔测量的问题

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• eeleader 2019-03-25 14:17

用PLL做分频有必要吗？

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• eeleader 2019-03-25 14:17

用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后仿真结果不同

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• eeleader 2019-03-25 14:17

NIOSII报错的问题

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• eeleader 2019-03-25 14:16

有NIOSII的工程可以使用signalTap吗？

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• eeleader 2019-03-25 14:16

怎么使用Qsys中的FIFO？？？？？？？？