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• eeleader 2019-03-25 14:09

时钟clk由输入量a和b与门产生，作为D触发器的时钟信号，用VHDL语言怎么编啊?

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• eeleader 2019-03-25 14:09

黑金cycloneII的开发板，想接蓝牙串口模块

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• eeleader 2019-03-25 14:08

synplify 调用IP核

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• eeleader 2019-03-25 14:08

信号的提取与产生

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• eeleader 2019-03-25 14:06

Lattice 的LCMX0640C 的时钟与复位

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• eeleader 2019-03-25 14:04

编译时提示如下错误，这是什么错误啊？谢谢了

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• eeleader 2019-03-25 14:02

nios 2 开发

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• eeleader 2019-03-25 14:02

FPGA 中能放几个51 内核 怎么级联

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• eeleader 2019-03-25 14:01

guartus Synplify 无法综合编译 nmos cmos等开关级

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• eeleader 2019-03-25 14:01

modelsim 时序仿真问题！

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• eeleader 2019-03-25 14:01

请问对于含有外设的FPGA设计是不是不能用Modelsim仿真啊？？？

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• eeleader 2019-03-25 14:01

VGA接口问题

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• eeleader 2019-03-25 13:59

菜鸟求指导~VHDL交通灯程序的编译错误···

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• eeleader 2019-03-25 13:58

xilinx 时钟管理

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• eeleader 2019-03-25 13:57

请大家看看这个错误什么意思