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• eeleader 2019-03-25 13:57

下面的VHDL中时钟clk是变量，不是输入量，结果出现错误？为什么啊？怎么编啊？

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• eeleader 2019-03-25 13:55

请问standalone BSP上跑的是什么系统，谢谢！

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• eeleader 2019-03-25 13:54

求助，SDK应用

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• eeleader 2019-03-25 13:54

还有什么软件编写ACTEL芯片

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• eeleader 2019-03-25 13:53

基于FPGA的E1/E2准同步数字复接

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• eeleader 2019-03-25 13:52

关于乘法器....求助

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• eeleader 2019-03-25 13:52

关于内部信号走全局时钟网络的问题

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• eeleader 2019-03-25 13:52

sopc自定义组件求助

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• eeleader 2019-03-25 13:51

ISE13.3中，用modelsim 进行Post-Translate仿真，怎么查看模块中信号的波形

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• eeleader 2019-03-25 13:50

代码不知道哪错了，好纠结

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• eeleader 2019-03-25 13:50

请各位大侠帮帮忙啊

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• eeleader 2019-03-25 13:49

求一份基于fpga的数字设计，并最好带有技术规范，需要完整版的，急需要！！！

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• eeleader 2019-03-25 13:49

求大神提供MSK调制解调的verilog代码

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• eeleader 2019-03-25 13:49

请高手指点一下关于时序仿真的问题？

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• eeleader 2019-03-25 13:48

基于nios ii操作sd卡的sd模式