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• 玄德 2020-02-23 20:46

新手才学verilog，请问一下Verilog中有类似于C语言中while（某变量）；这样的语法吗

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• 玄德 2020-02-23 16:52

verilog初始化问题

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• 玄德 2020-02-23 11:25

各位大哥 能帮小弟看下这段程序啥意思吗？

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• 玄德 2020-02-18 04:49

modelsim能做纯组合电路的仿真吗？

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• 玄德 2020-02-07 11:21

有没有I/O驱动能力达到100mA或以上的FPGA或者CPLD

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• 玄德 2020-02-07 06:20

怎么在CLK下将多个周期内的脉冲边沿分别提取出来？如下图

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• 玄德 2020-02-07 05:04

QUARTUS II 11.0 在WIN7 X64 装不上

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• 玄德 2020-02-07 01:34

抛个砖，引个玉，大家看看有没有可行性？

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• 玄德 2020-02-07 01:11

错误怎么找啊？

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• 玄德 2020-02-06 23:55

如何有效的进行多位数据的并行转串行操作

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• 玄德 2020-02-06 23:37

cpld IO口输入电阻

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• 玄德 2020-02-06 21:55

两种写发，感觉应该更稳定，却出现了问题

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• 玄德 2020-02-06 21:10

抛个砖，引个玉，大家看看有没有可行性？

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• 玄德 2020-02-06 20:36

如何有效的进行多位数据的并行转串行操作

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• 玄德 2020-02-06 20:25

QUARTUS II 11.0 在WIN7 X64 装不上